- 8-                            2.5 DLL Es gibt vier digitale on-chip DLLs. Jedes DLL koennen bis zu zwei globale Taktgebersignale treiben. Durch die Taktgeberdivision mit die Ausgang CLKDV koennen die Quelletaktgeber durch N teilen, N ist 1.5. 2. 2.5.3.4.5.8.oder 16. Das ist auch die wichtige CLKDV-DIVIDE-Eigenschaft. Eine andere wichtige Eigenschaft ist die DUTY-CYCLE-CORRECTION. Durch die DUTY-CYCLE-CORRECTION=True werden die 1X Ausgaenge(CLK0, CLK90, CLK180 und CLK270) mit 50/50 Zyklus erzeugt. Die vorgebende Werte von DUTY-CYCLE-CORRECTION ist True. Der Ausgang CLK2X liefern einen verdoppelten Taktgeber mit einer automatischen 50/50 Zyklus. 3. Zusammenfassung Auf der Virtex Familienarchitektur und mit mehr als 15 jaehrige Erfahrung wird Spartan II  aufgebaut . Spartan II liefert 100,000 Gattern unter $10 und die innere Systemtakt bis 200-MHz. Durch seine besondere Architektur erzielen die Spartan II hoehe Leistung und niedrige Kosten. Die Spartan-II Familie hat z.Z. fuenf Mitglieder. (Tab.3 Spartan II FPGA Glieder) Device Logic Cells Typical System Gate Range (Logic and RAM) CLB Array Total CLBs Maximum Available User I/O Total  Block Ram Blocks Total Block RAM Bits XC2S15 432 6,000-15000 8x12 96 86 4 16,384 XC2S30 972 13,000-30,000 12x18 216 132 6 24,576 XC2S50 1,728 23,000-50,000 16x24 384 176 8 32,768 XC2S100 2,700 37,000-100,000 20x30 600 196 10 40,960 XC2S150 3,888 52,000-150,000 24x36 864 260 12 49,152 XC2S200 5,292 71,000-200,000 28x42 1,176 284 14 57,344